嵌入式存储器IP核开发及应用

　　1．研究目标
　　研发适用于SoC的低功耗、高密度SRAM IP硬核及其编译器，并在SoC设计中实现应用；重点支持采用境内先进工艺的硬核开发。
　　2．考核指标
　　（1）基于先进工艺的低功耗、高密度存储器单元（bit cell）设计；
　　（2）低功耗高密度SRAM编译器，可根据设计需求生成：宽度8～32bit，深度1K～512K字的SRAM存储器。SRAM编译器生成的宽32bit，深16K字的典型SRAM模块性能指标：访问时间 ＜ 1ns，写功耗小于 ＜ 30uW/MHz；
　　（3）低功耗高密度SRAM编译器可生成相关的仿真模型、设计文档、存储器版图、各类EDA模型等；
　　（4）完成工艺验证，形成IP硬核；
　　（5）在SoC设计中得到应用验证。
　　3．研发周期
　　2011-2012年
　　4．申报要求
　　牵头单位应为具有嵌入式存储器研发经验的IP核设计开发单位或者境内大型集成电路代工厂；鼓励IP核设计开发单位、集成电路代工厂和应用单位联合共同承担。
　　本课题拟支持不超过2家承担单位，采用前补助的资金支持方式。
　　5. 资金比例总体要求
　　本课题的资金比例总体要求中央财政:地方财政:申报单位自筹为1:0:0.5。